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研究人员提出了一种快速高效的框架，用于分析与设计纠错码综合征提取电路（SEC）。该方法基于左右分离式电路结构——一种通用的SEC设计方案，通过错开X和Z校验操作而非交错门操作来保持较低的电路深度。该设计最初针对特定类型编码提出[47]，研究人员将其推广至任意CSS编码，并优化电路结构以实现低量子比特闲置时间、高有效距离及减少最小权重故障机制。研究人员框架的核心是提出了残余误差的形式化定义及其关联的距离度量指标，这些工具可轻量化地捕捉错误传播行为并量化电路级误差的潜在危害。通过将自动化框架应用于多种编码类型，研究人员观察到相较于现有的单辅助量子比特SEC设计，逻辑性能获得持续提升，最高可达一个数量级。此外，研究人员利用这些工具证明了对于Gross码，任何非交错式SEC均无法实现电路距离12，并找到了一个显式电路结构，推测其可实现距离11，超越了现有已知方案。