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该研究团队提出“自行车架构”——一种基于前期工作中发现的高码率、低开销量子LDPC码的模块化量子计算框架。针对距离参数为12和18的两个特定双变量自行车码，研究人员构建了显式容错逻辑指令集，并估算出电路噪声下这些指令的逻辑错误率。该团队开发了适配自行车架构限制的编译策略，从而实现了大规模通用量子电路执行。综合这些组件后，通过端到端资源评估表明：相较于表面码架构，在相同物理量子比特数量下，自行车架构可执行规模高出一个数量级的逻辑电路。该工作预计未来通过码构造、电路设计和编译技术的进步还将取得进一步优化。