2026年9月14日——QC Design 今日宣布，其面向容错量子计算（FTQC）的设计自动化平台 Plaquette 与 NVIDIA CUDA-Q Logical 实现集成。Plaquette 是 QC Design 面向容错量子计算（FTQC）的设计自动化平台，而 CUDA-Q Logical 则是 CUDA-Q 平台的开放、可扩展逻辑层。此次合作使量子硬件团队能够使用基于真实物理的硬件错误模型，对晶格手术及其他逻辑协议进行精确模拟。

CUDA-Q Logical 让开发者能够以容错操作来表达高层量子程序，使用一致的工作负载定义和指标在不同量子纠错（QEC）码和系统架构上评估这些程序，并了解运行它们所需的资源。Plaquette 将设备特定的噪声模型应用于编译后的逻辑协议，并模拟物理缺陷如何在晶格手术及其他容错操作中传播。该集成将逻辑编译与物理级仿真连接到一个统一的设计工作流中。

这一集成解决了硬件团队迄今一直难以应对的一个关键挑战：编译逻辑算法的工具与建模真实设备物理的工具，一直是基于不同的底层假设独立开发的，因此逻辑性能一直是通过理想化假设和泡利噪声模型来估算的。借助这一新集成，逻辑算法如今可以在真实条件下进行评估，为量子架构开发提供可靠洞见。对于量子计算生态系统而言，这一集成因而能够在所有硬件平台上提供真实的资源估算。因此，FTQC 路线图如今可以建立在以数据为支撑的资源估算的坚实基础之上。

在一项初步演示中，QC Design 利用这一集成研究了非泡利噪声下两个表面码逻辑量子比特之间的晶格手术 CX 门。在模拟硬件模型中，双量子比特纠缠门上 0.2% 的泄漏率使电路噪声阈值降低了约 60%。这一结果说明，即便泄漏率很低，也可能实质性改变关于可行容错架构的结论。

“容错架构最终必须在真实硬件上运行，而在真实硬件上，泄漏、相干错误和穿梭错误都可能实质性改变逻辑性能，”QC Design 联合创始人兼 CEO Ish Dhand 博士表示。“通过将 Plaquette 贴近真实硬件的模型与 CUDA-Q Logical 连接起来，团队可以更早地测试这些效应，并使用能够反映自身设备的假设来做出架构决策。”

“量子计算开发者需要一种开放、可扩展的方式来表达容错工作负载，并在不同量子纠错码和系统架构上对其进行评估，”NVIDIA 量子产品总监 Sam Stanwyck 表示。“借助 CUDA-Q Logical，开发者可以轻松探索容错应用的各个要素，而 Plaquette 的误差核算能力则带来额外的资源估算能力。”

这一集成使容错量子计算更接近其他复杂工程学科（如半导体）中已成为标准的集成式设计工作流。通过将 CUDA-Q Logical 的逻辑工作负载和架构层与 Plaquette 贴近真实硬件的仿真能力连接起来，团队可以评估某一层所做的选择如何影响另一层的性能。这为量子硬件开发者提供了一条更直接的路径，从逻辑算法需求通向构建能够满足这些需求的系统所需的架构决策。