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虽然实用的量子优势预计将依赖于容错量子计算，但目前支持容错所需的架构开销仍然极高。现有的容错量子计算（FTQC）设计通常要么以大量量子比特开销为代价强调快速逻辑量子比特可访问性，要么以增加工作负载延迟为代价追求高逻辑量子比特密度。该团队提出了一种通过将表面码补丁围绕辅助比特核心区域排布的新型架构，这种设计使所有数据量子比特都能获得近乎均匀的辅助比特访问通道。基于此架构，研究人员引入了一种新的工作负载驱动布局方法，利用应用程序的T门特征剖面来确定最优芯片平面规划方案。 该工作还提出了可重构优化方案，可根据具体工作负载动态降低Y门测量的延迟。为提升灵活性，团队还研究了同一架构上多程序并发执行的可行性。数值评估表明，该方法在将每指令周期数保持在接近最优区间的同时，数据区块数量最多可减少约21%，且在并发运行10个程序时能达到约90%的效率。