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扩展容错量子计算机的规模（尤其是低温系统）至百万量子比特级别，面临着数据处理和功耗开销难以按比例放大的严峻挑战。其中核心难题在于实时量子纠错（QEC）解码器的设计——在低温量子比特与室温解码器协同工作的系统中，纠错处理所需的高数据速率问题尤为突出。为此，学界提出采用低温轻量级逻辑预解码方案来处理低温域中常见的稀疏错误。然而现有方案仅能处理现实量子系统中的部分误差源，且精度有限，实际场景中往往导致性能降至实用水平以下。此外，先前对超导单磁通量子（SFQ）逻辑的依赖阻碍了架构与工艺的协同优化。 本文提出的“Pinball”方案通过采用低温CMOS工艺，首次实现了面向真实电路级噪声的QEC预解码器全流程设计。通过建模QEC电路中的误差生成与传播机制，该研究团队设计的预解码精度显著提升——其逻辑误码率（LER）比当前最先进的低温预解码器降低近六个数量级。值得注意的是，在更严苛的功耗与面积限制下，相较最先进室温预解码器与室温集成配置方案，Pinball方案仍能分别实现32.58倍和5倍的LER降低。通过提升低温域处理覆盖率，该方案还将校验子带宽最高压缩3780.72倍。 借助与22nm全耗尽绝缘体上硅（FDSOI）工艺（4K特性参数）的协同设计，该预解码器峰值功耗控制在0.56毫瓦以下。通过电压/频率调节与体偏置技术，典型功耗可进一步降低22.2倍，总节能效益高达67.4倍。在4K环境1.5瓦功率预算下，该预解码器可支持d=21编码时最多2668个逻辑量子比特的运算需求。