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量子纠错技术能够让存在固有噪声的量子设备以合理的资源开销模拟理想量子计算机。作为开发容错量子计算机的关键组件，解码架构——旨在有效管理大量物理量子比特以确保可靠计算——近期受到广泛关注，尤其是在量子硬件快速发展的背景下。 该研究团队在本文中提出LATTE，一种FPGA-CPU混合解码架构，以折衷方式着力解决规模化核心需求（尤其针对晶格手术量子计算中的四大要素）：延迟（Latency）、准确度（Accuracy）、吞吐量（Throughput）与传输带宽（Transmission Bandwidth）。LATTE采用分层设计：(1) CPU端配备全异步流式处理的块解码系统，实现时空双重并行化；(2) FPGA端集成超轻量级高精度神经局部解码单元与量子控制硬件，在保持块解码系统无感知的前提下，有效降低传输带宽并加速解码流程。 作为通用解码架构，LATTE兼容多种基础解码器，在保持与基础解码器同等准确度的同时，实现实时解码吞吐量，并大幅降低带宽需求与计算资源消耗，其可扩展性远超既往方案。在电路级噪声（p=0.001）条件下，LATTE实现传输带宽降低90%以上，单块解码平均加速6.4倍。针对逻辑量子操作的流式解码场景：(1) 在任意长量子存储实验中，LATTE以近乎最优的计算资源（仅需2线程即可解码距离达17的表面码）实现恒定低延迟（较现有流式解码方案加速16-20倍）；(2) 通过高度并行化解码操作，显著缩短多区块测量实验延迟。这些特性共同确保了大规模容错量子计算的充分可扩展性。