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在级联纠错码（尤其是多维超立方体编码）领域的最新进展实现了前所未有的空间效率。然而实践中仍存在两大关键挑战：其一，这类编码缺乏可寻址逻辑门的高效实现方案；其二，所需的高度并行性和长程相互作用对当前硬件平台构成重大挑战。本文针对中性原子阵列硬件（其天然具备所需并行性和长程相互作用），提出了一种面向级联编码（特别是多维超立方体编码）的高效编译方法。该研究团队的工作基于两项核心创新：首先，提出的“自同构辅助层次化寻址”（AHA）逻辑CNOT门，相较传统基于蒸馏的方案可显著降低时空开销；其次，开发的“虚拟原子中间表示”（VAIR）支持分层优化与合法化验证。研究人员将这些创新集成至ConiQ编译器中——这是一个专为中性原子阵列硬件设计、采用多维超立方体编码实现容错量子电路编译的硬件感知型量子编译器。评估表明，相较于最先进编译器，ConiQ可实现最高2000倍的时空开销降低与最高10^6倍的编译时间缩减，其中AHA门更额外带来最高20倍的开销优化。这些成果确立了级联编码作为近期实现容错量子计算的可行路径。