量子科技中心_量科网

可靠的大规模量子计算依赖于容错架构，其中量子纠错（QEC）需实时持续提取并解码错误综合征。解码器是QEC的关键组件，作为经典子系统，它必须同时实现高逻辑准确率和超低延迟。本文提出一种算法-硬件协同设计方案，相较于传统的最小权完美匹配（MWPM）和并查集（UF）解码器，该方案改善了准确率与延迟之间的权衡。在算法层面，该团队引入了陪集集成解码，通过显式利用逻辑等价陪集改进了UF解码。该方法执行集成森林探索以生成多个陪集一致的候选解，并通过聚合这些候选解来近似陪集级最大似然解码。该工作进一步通过逆向序消除和无损图压缩降低了计算与内存复杂度，且不牺牲准确率。在硬件层面，该研究设计了一种专用架构，通过时间复用资源，避免了先前空间架构中随码距线性增长的资源消耗。该团队提出了多项优化措施，例如多存储体哈希和层级化ID映射，以缓解高度并发访问模式下的流水线停顿与存储冲突。在电路级退极化噪声模型下，该协同设计方案比先前基于MWPM和UF的解码器实现了更优的准确率-延迟权衡，同时与已报道的基于UF的解码器资源相比，FPGA LUT消耗降低了最多8.2倍。可调节的候选解数量进一步提供了灵活的设计旋钮，使用户能够根据不同容错工作负载的需求定制解码性能。该研究的实现代码已开源于 https://github.com/IMSeonL/coset-ensemble-decoder。