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通过表面码中的扭曲缺陷编织实现的逻辑S门是容错量子计算中开销的主要来源之一，因为每次逻辑T门隐形传态都需要进行S门校正。现有逻辑S门实现方案需要2d×2d×d或2d×1.5d×d的时空体积（其中d为表面码的代码距离）。据该团队所知，这些方案的电路级实现尚未明确展示，阻碍了对容错距离与逻辑错误率的定量比较。本研究填补了这一空白，提供了缺失的电路级实现方案，并提出了一种新型扭曲缺陷编织协议，可将时空体积缩减至2d×d×d。该团队首先构建了基于恒定长度非局域门的实现方案，随后改进为仅需方形网格上最近邻双量子门操作，且无需额外增加超越标准症候提取电路的双量子门深度。通过数值模拟，研究人员对比评估了现有方案与所提方案的容错距离及逻辑错误率。结果表明：尽管新方案的容错距离降低1至3个单位，但在大代码距离（d≥5）及接近p=10⁻³的物理错误率条件下，其逻辑错误率仍与现有方案相当，证明该方案对近期容错量子计算具有重要应用价值。