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超导量子处理器中的单量子比特门通常通过专用控制线施加微波脉冲来实现。然而，由于紧密排列的跃迁频率系统中存在电容耦合和波函数重叠，这些微波脉冲也可能驱动其他量子比特，导致串扰现象。与孤立门操作相比，串扰和频率拥挤会显著增加并行单量子比特操作时的错误率，成为超导量子处理器规模化的主要瓶颈。该工作将基于模型的量子比特频率优化与脉冲整形技术相结合，在49量子比特的超导量子处理器上实现了单量子比特门的串扰误差抑制。研究团队提出并通过实验验证了微波串扰导致并行单量子比特门错误的解析模型，该模型与特定脉冲波形相关。通过采用基于模型的量子比特频率优化策略，该团队将处理器全域的串扰诱导误差降至最低，在16纳秒门操作时长下实现了99.96%的平均并行单量子比特门保真度，接近单独门操作的保真度水平。为在高串扰量子比特对中进一步降低并行误差并缩减所需频率带宽，研究人员开发了串扰跃迁抑制(CTS)脉冲整形技术，可最小化导致泄漏和串扰错误的跃迁频段能量。最终，该工作将CTS技术与全芯片范围的模型化频率优化相结合，实验证明在保持高保真度并行门操作的同时显著降低了所需量子比特频率带宽，并通过多达1000量子比特的系统仿真验证了该方案的扩展性。这项研究通过缓解并行单量子比特操作对频率带宽的限制，为构建更大规模量子处理器迈出了关键一步。