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量子纠错（QEC）编码中多样逻辑稳定子态的容错（FT）制备是实现容错计算的关键。现有容错电路构造常受限于经典计算资源或导致量子电路规模过大。该研究提出了一种适用于任意距离CSS码的模块化容错制备电路构建方法，所生成电路比现有方案显著节约资源——尤其在大规模编码中表现突出。其核心发现在于：用于制备CSS态的二部CX电路中，X错误沿比特分区单向传播，而Z错误沿相反方向传播。通过在首分区附加X检测标志组件、次分区附加Z检测标志组件，即可实现电路容错性。 为控制相关开销，研究人员开发了一种能发现任意距离下最优（或近最优）标志组件的算法。这些组件可跨不同QEC码和容错子程序（如基于标志的QEC）复用。该团队采用电路级子集采样蒙特卡洛模拟结合近似最大似然查表解码方法，估算逻辑态制备错误率。在Quantinuum H2-1设备上制备[[23,1,7]]戈雷码|0⟩态时，获得3.3+8.6−2.4×10−4的逻辑SPAM错误率（接受率47.23(86)%）。该结果（95%置信区间内）优于物理|0⟩态最低SPAM错误率6.0(1.6)×10−4，也超越了此前最优逻辑态制备演示纪录。