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容错量子计算（FTQC）允许并行执行相互对易的泡利乘积旋转（PPR），但每量子比特访问点/端口限制（例如表面码上的两个X边和两个Z边）迫使超出预算的对易群被拆分，从而增加电路深度。该团队提出了两种减少此类硬件限制深度的启发式方法：1. 团重排，该方法对易乘积进行置换并重新形成受端口约束的群组；2. 生成元重构，该方法将每个群组重写为等价的生成集，以降低每量子比特的端口压力。在编译为PPR的QASMBench电路上，该工作将这两种启发式方法结合使用，观察到相对于无序基准线，硬件限制深度平均减少10%至20%，最高可达50%。这些观察到的增益随每量子比特端口预算的增加而扩大，并在约20个端口处趋于饱和，这表明随着硬件暴露更多访问点，这些启发式方法仍具有相关性。