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量子纠错（QEC）是实现量子优势的关键，其核心算法基元是解码。由于其重要性和内在难度，大量研究致力于QEC解码器设计，其中神经解码器近期作为一种有前景的数据驱动范式崭露头角。尽管取得了这些进展，实际部署仍受限于一个根本性的精度-延迟权衡，且延迟常需达到微秒量级。为应对这一挑战，该研究在明确的精度-延迟约束下重新审视了用于表面码解码的神经解码器，考虑了码距高达d=9（161个物理量子比特）的情况。该团队将具有代表性的神经解码器统一并重新设计为五种架构范式，并开发了一套端到端压缩流程，以评估它们在FPGA硬件上的可部署性和性能。通过系统性实验，该工作揭示了若干此前未被充分探索的见解：(i) 近期解码性能更多由数据规模而非架构复杂度驱动；(ii) 适当的归纳偏置对于实现高解码精度至关重要；(iii) INT4量化是在FPGA上满足微秒级延迟要求的先决条件。综合来看，这些发现为可扩展且实时的神经QEC解码提供了具体指导。