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实时量子纠错将经典解码器置于容错控制回路中，并受严格时序和内存约束。对于量子低密度奇偶校验（QLDPC）码而言，实际部署不仅取决于纠错性能，还取决于在截止时间、有限片上内存和时变负载条件下的及时解码。然而，现有解码器研究主要强调纠错性能，而未揭示在这些约束下的运行可行性。该团队提出DART-Q，一种实时QLDPC解码框架，将窗口化工作负载视为离散的到达、排队、服务和完成事件。DART-Q将每个解码请求建模为具有排队和非抢占式最早截止时间优先调度的截止时间驱动型在线服务作业。该框架支持可配置的准入控制、服务时间和有界救援策略。通过针对SRAM适配过渡、尾部延迟、过载和容量扩展扩展的受控研究，DART-Q分离了内存压力、救援选择性、准入控制和合并服务容量对及时解码的影响。研究结果表明，实时解码器的可行性受状态组织、过载策略和服务容量的制约。与以边为中心的基线相比，缓存摘要状态组织将SRAM适配边界降低了4倍。在过载情况下，放宽积压上限会使排队工作量增加约20.1倍，并使p99延迟恶化约17.6倍，而对有效吞吐量几乎没有提升。相比之下，将解码器容量加倍可将未命中率从97.64%降至0.98%，并将p99延迟从3.861毫秒改善至10微秒。这些结果使DART-Q成为一个能够揭示决定实时QLDPC解码器在截止时间、有限内存和时变负载下可行性的状态变迁的框架。