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面向容错量子计算的量子-经典接口（QCI）必须同时实时解码数千至数百万个逻辑量子比特。扩展这些架构需要在逻辑量子比特间共享昂贵的解码资源，这会在QCI内部引发严重的资源竞争。虽然通过高效资源分配解决这些瓶颈仍是一个持续挑战，但轻量级预解码有望通过降低平均延迟和解码器使用率来减轻共享解码组件的压力。值得注意的是，目前关于解码器分配和预解码的研究严格局限于表面码。随着通用量子低密度奇偶校验（qLDPC）码日益受到重视，较慢的解码速度会加剧资源竞争，而此类码的固有复杂性将使手动预解码器设计变得不可行。为填补这一空白，该工作提出了一种自动化框架，可为任意qLDPC码生成预解码器。这些自动构建的预解码器能自主处理超过90%的解码工作负载，将整体解码器利用率降低高达3963倍，其中计算密集型有序统计解码（OSD）的用量减少高达72.71%。此外，该团队详细设计了一种高效流水线硬件架构，可通过单块FPGA同时解码约1200个双变量自行车（BB）码逻辑量子比特。当实现为低温ASIC时，该架构可在4K温度下以1.5瓦功率限制支持36000至360000个BB码逻辑量子比特的解码。