量子科技中心_量科网

量子计算机硬件预计将在未来十年内扩展到数十万个在线量子比特。尽管量子纠错（QEC）在理论和实验层面取得重大进展，但量子计算机架构仍存在显著断层——自下而上以物理设备为导向的挑战与自上而下以QEC编码驱动的考量长期脱节。本研究通过任务导向型硬件选择与QEC编码的深度融合，构建了完整的异构量子计算架构，该架构对代码选择与物理量子比特参数具有普适性。该方案进一步支持专用处理模块开发，并包含实现量子处理单元与量子存储器间接口容错操作的完整微架构。基于该架构与新型全功能编译器（可在1000个逻辑量子比特规模下跨子系统运行），该团队将各类算法调度编译为硬件专用指令：详细运算统计显示，相较于单一基线架构，该方案可使算法逻辑错误降低达551倍，物理量子比特开销减少达138倍。针对2048位RSA整数分解问题：采用实验验证的网格耦合拓扑结构时，分解RSA-2048需38.1万个物理量子比特和9.2天；若为Adder子程序添加算法专用加速器（需43.9万个量子比特），耗时可缩短至4.9天。在假设性长程耦合条件下，采用qLDPC码实现量子存储器可将分解所需资源降至19万个量子比特且耗时不足10天。这些成果及配套工具表明，异构量子计算机架构能在实际硬件上带来可验证的显著优势。