量子科技中心_量科网

量子计算机具有以比经典计算机高效得多的方式解决某些复杂问题的潜力。然而，当前量子计算机的实现受到高物理错误率的限制。这一问题通过量子纠错码（QEC）得以解决——该方案利用多个物理量子比特构成逻辑量子比特，从而获得更低的逻辑错误率，其中表面码是最常用的方案之一。该过程中最紧迫的步骤是解释物理量子比特的测量结果，以确定最可能发生的错误类型（这一任务称为解码）。因此，量子纠错面临的主要挑战是在超导量子比特严格规定的1微秒解码时间预算内，实现高精度的纠错。目前最先进的量子纠错方案需要在精度与延迟之间进行权衡。该工作提出了一种基于神经网络解码器的FPGA加速器方案，旨在严格的时间约束下（针对码距d≤7的情况）实现比现有方法更低的逻辑错误率。研究团队通过对高精度图神经网络解码器实施多种硬件感知优化实现了这一目标。此外，该团队提出的多项加速器优化使基于FPGA的解码器在实现低于1微秒延迟的同时，获得了优于当前最优方案的错误率。