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量子纠错（QEC）是实现大规模容错量子计算的关键技术，但其实际应用仍面临重大工程挑战。尤其需要实现对大量量子比特的精确实时控制，以及低延迟、高吞吐量且准确的错误症候解码。虽然以往研究多聚焦于解码器设计，但QEC系统的整体性能本质上取决于包括控制、通信、解码在内的所有子系统及其集成方案。为此，该研究团队基于RISC-Q（一种RISC-V量子控制架构生成器）开发了开源全集成QEC系统。该系统原型部署在RFSoC FPGA上，整合了实时量子比特控制、可扩展的分布式多板卡架构，以及集成于低延迟高吞吐解码流水线的前沿硬件QEC解码器，构建了可立即部署于超导量子比特的完整硬件平台。基于AMD ZCU216 RFSoC的三板卡原型实验表明，针对距离-3表面码，从症候聚合、网络通信、症候解码到错误分发的端到端解码-反馈延迟仅446纳秒。根据子系统实测性能与前沿解码器基准推算，当扩展至更大硬件配置时，该架构能实现距离-21表面码（约881个物理量子比特）的亚微秒级解码-反馈延迟。