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表面码是实现容错量子计算的一种主流纠错方案。当需要在表面码中执行逻辑T门时，可能出现的所谓“指数积压问题”要求对校验子信息进行实时解码，以确定执行该门操作所需的适当泡利框架。这就要求量子处理单元（收集校验子信息）与经典处理器（运行解码算法）之间必须满足最低通信速率要求，而这种最低通信速率在保持量子处理器性能的前提下往往难以实现。该研究团队提出了两种基于精简校验子信息量的解码器，其所需校验子比特数量仅随表面码补丁的宽度（而非传统要求的面积）线性增长，从而显著降低了实时解码对通信速率的要求。