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随着容错量子计算（FTQC）时代的临近，理解量子纠错码（QECC）在可行硬件实现中的逻辑错误来源至关重要。该工作基于假设的网格化囚禁离子量子电荷耦合器件（QCCD）架构，研究了表面码的逻辑错误率。研究团队特别构建了空闲表面码的逻辑通道，并在受囚禁离子启发的混合相干与随机电路级噪声模型下，分析了其钻石范数误差。该模型包含了这类系统中物理量子比特空闲和传输时累积的相干退相位噪声，并利用囚禁离子表面码编译器（TISCC）的时间分辨输出来确定空闲和传输时长。 为估算含非克利夫德噪声源的硬件电路后逻辑泡利可观测量期望值，该团队采用蒙特卡罗技术从底层克利夫德电路的准概率分布中采样，并以相位敏感方式独立模拟这些电路。研究验证了在当前一代囚禁离子量子计算机相近或更低相干退相位率下，代码距离达d=11时的错误抑制能力，发现该区域内逻辑错误率与完全随机模拟结果一致。在d=3-5范围内探索更高退相位率时，该工作发现：1）关于所有三个逻辑泡利轴的相干旋转增大；2）相较于随机模拟，对角逻辑误差过程矩阵元素增加；3）退相位率阈值降低。 总体而言，该研究为小型容错量子过程（如FTQC指令集成员）的硬件仿真提供了现实路径。