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实现容错量子计算的主要挑战源于硬件组件质量不足，以及在不进一步降低保真度的前提下扩展其数量难度极大。量子低密度奇偶校验码通过以低开销和相对较高的码距编码逻辑量子比特，提供了一种有前景的解决方案。然而，如何在固定连接拓扑的量子芯片上可扩展地实现高效量子低密度奇偶校验码，同时不增加硬件复杂度以支持其量子纠错循环中的非局域相互作用，仍是一个悬而未决的问题。该工作首次通过引入一系列“杠铃”量子低密度奇偶校验码并搭配一种原生支持所有必需双量子比特相互作用的现实芯片布局，解决了这一挑战。关键在于，随着码距增加，实现“杠铃”码所需的硬件复杂度保持不变。研究人员对所有必需硬件组件的可行性进行了详细研究，并针对电路级噪声模拟了特定系列的“杠铃”码。结果发现，通过每个逻辑量子比特仅需低于30个数据量子比特的适中开销，“杠铃”码能在物理噪声强度为\(10^{-4}\)的情况下将信息保存数千亿个量子纠错周期。使用针对该芯片定制的电路进行的逻辑多泡利测量模拟显示，每个量子纠错轮次均能达到相似逻辑性能，这表明“杠铃”码中逻辑量子比特间的纠缠门可以容错地实现。