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不同的量子纠错方案在开销、错误抑制和硬件连接性之间需要进行权衡。代码级联可以通过使用外码来缓解这些权衡，外码的非局部连接性由内码的逻辑操作提供，而非直接由硬件提供。先前的研究表明，这可以降低局部低速率内码（如表面码）的内存开销。在此，该团队研究了非局部、高速率内码上的级联。这类内码会在单个码块内的多个逻辑量子比特间产生关联错误。该团队通过将每个码块视为一个逻辑伽罗瓦量子比特来处理这一问题，从而能够与具有优秀参数且关键的是具备列表解码能力的代数外码进行级联。具体而言，该团队考虑了一个通过将量子里德-所罗门外码与粗码级联而形成的存储系统。为了实现容错综合征提取，该团队开发了一种使用“类时间”里德-所罗门保护来对抗测量错误的伽罗瓦量子比特肖尔方案。有趣的是，一种对于量子比特会失效的轻量级容错方案，对于大字母表量子比特却效果良好，这表明此类量子比特的容错理论截然不同。整个协议通过改进的自行车指令逻辑错误率、新颖的编译策略以及最新的解码器后选择规则进行了优化。在均匀的 \(10^{-3}\) 物理噪声下，级联粗码达到了此前无法达到的teraquop级别，其空间开销低于 \(288\) 量子比特的双粗码，同时在工程角度提供了多项优势。除了该团队的主要案例研究之外，该团队认为伽罗瓦量子比特、量子里德-所罗门外码以及列表解码这些核心思想，将在高速率量子架构中证明其普遍强大且高度可迁移。