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量子纠错（QEC）是实现容错量子计算所需低错误率的关键。在基于稳定子的编码（如表面码）中，错误通过重复的症候测量推断，并由经典解码器进行纠正。为防止错误累积，解码过程必须兼具高吞吐量和低延迟，以跟上QEC周期，并为通用逻辑操作提供实时反馈。该工作报道了一种基于FPGA的神经网络（NN）解码器的硬件集成控制架构，并在超导量子处理器上实验演示了实时表面码（距离3）QEC。该系统实现了550纳秒的确定性闭环延迟（其中NN解码耗时124纳秒），从而在1.25微秒的QEC周期内完成反馈校正。该研究证明，实时解码与反馈校正可达到与离线解码相当的逻辑性能，同时保持对不同错误条件的鲁棒性。该工作进一步展示了非克利福德逻辑电路中的中间电路反馈校正——在此类场景中，仅通过Pauli帧更新已不足以纠正错误。该研究结果为嵌入式QEC控制建立了低延迟硬件架构，并为可扩展容错量子计算系统铺平了道路。