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本工作中，该团队提出了一种用于解码量子LDPC码中相关错误的新型硬件架构。该解码器基于消息传递机制，并利用了通过近期提出的图增强与重连推理方法所获得的检测器错误模型结构。所提出的架构支持灵活扩展，原则上可借助GARI框架适配任意量子LDPC码。该架构在保持适度并行度的同时实现资源复用，从而降低功耗与面积需求，同时维持较低的解码延迟。作为案例研究，该架构在VCU19P FPGA上实现为三个解码核心的集成体，针对[[144,12,12]]双变量自行车码，每个解码轮次平均延迟为596纳秒。该实现消耗的资源较此前基于GARI的方案减少六倍，是首个在单FPGA器件上实现多个解码核心处理相关错误的报道。这使得量子纠错层在经典侧能够实现更节能的扩展，在满足实时约束的前提下降低整体功耗，且不因相关错误而影响解码精度。