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当代量子硬件中的噪声在量子比特和耦合器间呈现高度非均匀分布，导致在噪声较大的设备拓扑结构中形成局部低噪声“岛屿”。随着量子计算任务规模扩大，运算过程不得不频繁穿越高噪声区域，导致算法保真度下降。电路切割技术通过将大型电路分解为小型子电路来规避这些区域，但其实用性受到指数级采样开销的制约，且缺乏如何使切割策略与异构硬件噪声相匹配的系统性指导。本研究提出了一种硬件噪声感知的电路切割框架，该框架明确利用了量子设备中噪声的空间非均匀特性。不同于提出新的切割发现算法，该团队将实际硬件噪声下的设备约束选择问题形式化，并证明这一选择对执行开销与有效噪声具有决定性影响。通过统一的逻辑门与导线切割公式，该团队论证了基于硬件特性的适度设备约束放宽可在保持与低噪声硬件区域对齐的同时，实现执行开销的指数级降低。在典型工作负载测试中，本方案使20量子比特电路的平均执行次数减少5-54倍，并成功将电路切割技术应用于50量子比特电路和传统策略开销过高的应用级基准测试。这些成果表明，噪声感知的设备约束选择是实现电路切割资源优化及在现代量子硬件上实际部署的必要条件。