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该研究团队推出了一款采用Relay-BP算法的FPGA解码器原型机，该算法针对[[144,12,12]]双变量自行车量子低密度奇偶校验码的内存实验设计。该解码器兼具高速与精准特性，单次置信传播迭代时间仅需24纳秒。尽管采用精简精度运算，其逻辑错误表现仍与浮点运算实现相当。在电路模型错误概率低于3×10⁻³的条件下，该解码器平均每周期译码时间可控制在1微秒以内。该原型机为开发可扩展容错量子计算机的译码解决方案提供了重要技术参考。